АНАЛИЗ И СИНТЕЗ ТИПОВЫХ ЭЛЕКТРОННЫХ УСТРОЙСТВ

Согласно полученной таблице для реализации заданной последовательности кодов необходимо использовать 8-разрядный код Z7…Z0.
4. Обобщенная структурная схема проектируемого устройства имеет вид, показанный на рис.3.1. Очевидно, что для функционирования устройства не требуется использование входного сигнала, т.е. устройство имеет структуру автомата Мура.

Рис.3.1. Структурная схема цифрового автомата

3. 5. Синтезируем граф переходов проектируемого устройства. Для работы устройства необходимо 8 состояний. При объеме памяти (3 триггера) возможно формирование 8 состояний. Следовательно, лишних состояний нет. Граф переходов показан на рис.3.2. В этом графе, в виду отсутствия входного сигнала, в числителе дроби, записанной над ребром графа, стоит прочерк.

Рис. 3.2. Граф переходов проектируемого устройства

Для реализации триггерной подсистемы выбираем -триггер. Запишем таблицу переходов триггера данного типа (табл. 3.3). Особенностью данной таблицы является наличие большого числа неопределенных сигналов, что, с большой степенью вероятности, позволит упростить реализацию комбинационной подсистемы автомата за счет получения не полностью определенной расширенной таблицы истинности. С выбором типа триггера заканчивается проектирование подсистемы памяти. Она состоит из 3-х -триггеров. Сигнал ПОС , соответствующий таблице переходов, является
6-и разрядным: , по два управляющих сигнала на каждый триггер. Сигнал 3-х разрядный.
Таблица 3.3. Таблица переходов JK-триггера

3.6. Составим расширенную таблицу истинности, описывающую работу комбинационной подсистемы автомата (табл. 3.4). Для этого состояниям, указанным на графе переходам, присвоим следующие коды: S0=000; S1= 001; S2=010; S3=011; S4=100; S5=101; S6=110; S7=111.






Таблица 3.3. Расширенная таблица истинности комбинационной подсистемы автомата
Q2 Q1 Q0 Q2 Q1 Q0 J2 K2 J1 K1 J0 K0 Z7 Z6 Z5 Z4 Z3 Z2 Z1 Z0 0 0 0 0 0 1 0 - 0 - 1 - 0 0 1 1 0 1 0 1 0 0 1 0 1 0 0 - 1 - - 1 0 1 1 0 0 0 1 0 0 1 0 0 1 1 0 - - 0 1 - 1 1 0 1 0 0 0 1 0 1 1 1 0 0 1 - - 1 - 1 0 1 0 0 0 1 1 1 1 0 0 1 0 1 - 0 0 - 1 - 1 0 0 1 0 1 1 1 1 0 1 1 1 0 - 1 0 - - 1 0 0 1 1 0 0 0 1 1 1 0 1 1 1 - 1 - 1 0 - 0 1 0 1 0 0 1 0 1 1 1 0 0 0 - 1 - 1 - 1 0 1 1 0 1 0 0 0
3.7. Минимизацию ФАЛ подсистемы выполнена с использованием карт Вейча.
Для переменных и минимизация ФАЛ подсистемы с использованием карт Вейча приведена на рис.3.3.

Рис.3.3. Минимизация ФАЛ подсистемы с использованием карт Вейча для переменных и

Для
. (3.1)
Карта Вейча приведена на рис.3.4.

Рис.3.4. Карта Вейча для
Для
. (3.2)
Карта Вейча приведена на рис.3.5.

Рис.3.5. Карта Вейча для
Для
. (3.3)
Карта Вейча приведена на рис.3.6.

Рис.3.6. Карта Вейча для
Для
. (3.4)
Карта Вейча приведена на рис.3.7.

Рис.3.7. Карта Вейча для
Для
. (3.5)
Карта Вейча приведена на рис.3.8.

Рис.3.8. Карта Вейча для
Для
. (3.6)
Карта Вейча приведена на рис.3.9.

Рис.3.9. Карта Вейча для
Для
. (3.7)
Карта Вейча приведена на рис.3.10.

Рис.3.10. Карта Вейча для
Для
. (3.8)
Карта Вейча приведена на рис.3.11.

Рис.3.11. Карта Вейча для

3.8. Приведем полученные выражения к базису элементов И-НЕ и ИЛИ-НЕ. При этом допустимое число входов элементов должно равняться 2, 3 или 4.
. (3.9)


. (3.10)
. (3.11)
. (3.12)
. (3.13)
. (3.14)

. (3.15)

. (3.16)


. (3.17)

. (3.18)
. (3.19)

. (3.20)


. (3.21)



. (3.22)
3.9. Синтезированная по ФАЛ схема автомата, приведена на рис. 3.4.
3.10. Нарисуем временные диаграммы, поясняющие работу спроектированного устройства (рис.3.5). Для этого на вход С подадим последовательность импульсов синхронизации, а на выходах триггеров подсистемы памяти зададим одно из возможных состояний S. В качестве примера, на рис.3.4 на выходах триггеров задано исходное состояние автомата S=000. Для этого случая на выходе комбинационной подсистемы формируются следующие сигналы: J2 = 0, K2 = 0, J1 = 0, K1 = 1, J0 = 1, K0 = 1, Z =00110101. Полученные сигналы подтверждают исходное задание, так как на выходе получено число 35, а следующим состоянием будет S = 001.
При нахождении выходных сигналов комбинационной подсистемы удобно пользоваться введенным ранее для триггеров понятием активного логического уровня. Для элемента И-НЕ активным является сигнал «лог.0» так как появление на любом его входе этого сигнала выходной сигнал однозначно равен «лог.1». Для элемента ИЛИ-НЕ это сигнал «лог.1» формирующий на выходе сигнал «лог.0».


Рис.3.4. Синтезированная схема автомата


Рис.3.5. Временные диаграммы, поясняющие работу устройства

Применение двухступенчатых триггеров привело к тому, что, фактически изменение выходного кода автомата происходит по срезу импульса синхронизации. Поэтому, для реализации переключения по фронту на входе устройства, сигнал синхронизации С необходимо инвертировать (см. элемент DD0, рис. 3.6.4).

Выводы по заданию КР2-3

Определено число необходимых состояний и объем памяти цифрового автомата. Преобразована заданная последовательность выходных чисел к виду двоично-десятичного кода. Определена разрядность выходного кода устройства. Нарисована обобщенная структурная схема проектируемого устройства. Составлен граф переходов цифрового автомата. Выбран тип триггера для реализации триггерной подсистемы цифрового автомата и записана его таблица переходов.
Составлена расширенная таблица истинности, описывающую поведение проектируемого цифрового автомата. Записан минимизированный ФАЛ, описывающий алгоритм работы комбинационной подсистемы устройства. Приведены полученные ФАЛ к стандартному базису логических элементов. Составлена схема цифрового автомата. Нарисованы временные диаграммы, поясняющие работу разработанного устройства.













30