Синтез схемы цифрового устройства по временным диаграммам

Сделаем это путем деления входных тактовых импульсов, что легко реализуется введением в схему управления двоичного счетчика, при этом перебор всех существующих входных значений будет исчерпывающим.На временной диаграмме добавим эту дополнительную последовательность тактовых импульсов с кратной частотой.Таблица 2. – Скорректированная таблица истинности работы устройства по заданным временным диаграммам(введение тактовой последовательности d).№ импульсаabdc100001000200101110301011100401101111501001100601101111701011100800101010Рис. 2.Введение дополнительной тактовой последовательности d не устранило неопределенность.Добавим еще одну последовательность.Таблица 3. – Скорректированная таблица истинности работы устройства по заданным временным диаграммам(введение тактовой последовательности е).№ импульсаabdec1000001000020010011100301011110104011101111150100011000601100111017010111101080011010110Рис. 3.Число неопределенных комбинаций входных последовательностей сократилось, но проблема не устранена полностью.Добавляем еще одну тактовую последовательность.Таблица 4. – Скорректированная таблица истинности работы устройства по заданным временным диаграммам(введение тактовой последовательности f).№ импульсаabdefc10000001000002001000111000301010111010040111001111015010010110010601101011101170101111101108001110101110Рис. 4.Неопределенность устранена.Таким образом потребовалось ввести дополнительно три тактовых входных последовательности импульсов для устранения неопределенности состояния выходной величины.3. Алгоритм синтеза принципиальной электрической схемы узлаАлгоритм синтеза заключается в составлении функции алгебры логики (ФАЛ) в соответствии с полученной таблицей истинности функционирования устройства на основании составления совершенной дизъюнктивной формы (СДНФ) или совершенной конъюнктивной формы (СКНФ) и минимизации полученной формы с помощью законов алгебры логики или с использованием карт Карно или Вейча с целью сокращения количества логических элементов схемы, реализующей заданный алгоритм работы.Составим СДНФ для полученной таблицы истинности,для чего оставим только строчки, где выходная величина истинна, т.е. с=1.Минимизируем полученную ФАЛ.Дальнейшая минимизация невозможна.Для получения СДНФ необходимо оставить только те строчки, где выходная величина ложь, т.е. с=0.Как видно из таблицы истинностиСДНФ оказывается сложнее СКНФ за счет значительно большего числа комбинаций, поэтому синтез устройства будем производить на основании СКНФ.4. Функциональная схема устройстваПо полученной ФАЛ синтезируем схемную реализацию устройства.В качестве элементной базы выберем ИМС серии К155. Данная серия обладает широким спектром реализации логических функций и является одной из самых популярных серий ИМС.Рис. 5. Схемная реализация полученной ФАЛ.Проведем моделирование схемы в Multisim по рисунку 5.Рис. 6. Временная диаграмма синтезированного устройстваПроизведем анализ синтезированной схемы. Сравнивая диаграммы приведенные на рисунках 4 и 6, делаем вывод о том, что устройство разработано в соответствии с заданием.Приложение А схема спроектированного устройства