Быстродействующее однотактное устройство табличного типа для вычисления логарифма входного числа

К тому же проекты реализованы на основе различной технологии, например, ASIC, вентильные матрицы и FPGA других производителей. Отобранные проекты (которые хранятся в защищенной базе данных) используются для того, чтобы сравнить функционирование реальных устройств заказчиков с разрабатываемой в текущий момент архитектурой. Проекты, не оптимизированные для FPGA компании Altera, оцениваются по результатам более 150 тыс. тестов; затем на основе анализа предлагаются рекомендации по совершенствованию архитектуры следующих поколений FPGA или инструментов разработки.Для сравнительного анализа были отобраны семь наиболее популярных и крупных проектов на интернет-ресурсе www.opencores.org, которые представлены в таблице 1.5 .Таблица 1.5Исследуемые проектыПроекты OpenCoresЧисло логических элементов (ЛЭ)Число адаптивных логических модулей (АЛМ)oc_aquarius (микропроцессорное ядро SuperH-2)64752590oc_des_des3perf9 (криптографическое ядро DES3)156706268oc_ethernet (ядро EthernetMAC)35481419oc_oc8051 (микропроцессорное ядро 8051)41151646oc_or1k (микропроцессорное ядро OpenRISC)70282811ос_pci (интерфейс PCI)36301452oc_usb_funct (ядро USB 2.0)43181727Для тестирования были использованы FPGA компаний Altera и Xilinx с наибольшей логической емкостью и близкими параметрами. В таблице 1.6приведены данные о выбранных для сравнения FPGA компаний Altera и Xilinx, а также о соответствующем программном обеспечении.Таблица 1.6Сравниваемые FPGA компаний Altera и XilinxКомпании-изготовителиAlteraXilinxТип FPGAEP3S340-3XC5VLX330-2Программное обеспечениеQuartus II v8.0ISE 9.2i SP4Показатель скоростиСреднийСреднийНа рисунке 1.7 по оси Y отложено отношение максимальной рабочей частоты FPGA Stratix III FPGA к максимальной рабочей частоте FPGA Virtex-5. На оси X показано количество ядер, скопированных для каждого из семи проектов OpenCores. Все отношения выше линии, соответствующей единице, что указывает на преимущество в производительности FPGA Stratix III.Рисунок 1.7 - Преимущество в производительности FPGA Stratix III увеличивается с увеличением сложности проекта (степени заполнения кристалла FPGA)Проверка по коэффициенту заполнения кристалла показала (рисунок 1.8):FPGA Stratix III в среднем имеет на 46% больший коэффициент заполнения кристалла, чем у сравниваемого прибора.Программное средство Quartus II позволяет достичь максимального заполнения кристалла адаптивными логическими модулями (АЛМ) для реализации логических функций, которые чрезвычайно эффективны из-за гибкости АЛМ.Рисунок 1.8 - Максимально возможное число копий проектов на FPGA Stratix III и Virtex-5Таблица 1.7 показывает максимальное число созданных копий и коэффициент заполнения FPGA Stratix III и Virtex-5.Таблица 1.7Максимальное число созданных копий и коэффициент заполнения FPGA Stratix III и Virtex-5Проекты OpenCoresЧисло ядер Stratix III 3SL340Число ядер Virtex-5 V5LX330Коэффициент заполнения Stratix III 3SL340, %Коэффициент заполнения Virtex-5 V5LX330, %oc_aquarius501591,028,0oc_des_des3perf93010100,043,9oc_ethernet1159099,089,0oc_oc8051857094,083,0oc_or1k402092,045,5oc_pci1107098,075,0oc_usb_funct808095,093,0В таблице 1.8 представлены данные по времени компилирования проекта, которое ограничено максимальным количеством ядер, размещенных в сравниваемых FPGA. Полученные результаты показывают, что компилирование FPGA Stratix III происходит значительно быстрее, чем FPGA Virtex-5.Таблица 1.8Сравнение времени компилирования FPGA Stratix III и Virtex-5Проекты OpenCoresЧисло скопированных ядер проектовВремя компилирования, часОтношение времени компилирования на Quartus II и ISEISE, 9.2i SP4Quartus II, 8.0oc_aquarius156,530,996,6хoc_des_des3perf9104,111,243,3хoc_ethernet9014,482,26,6хoc_oc80517016,352,855,7хoc_or1k205,981,643,6хoc_pci7016,332,476,6хoc_usb_funct8023,682,549,3хРезультаты оценки показали, что преимущества FPGA Stratix III в части производительности, коэффициента заполнения и времени компилирования увеличиваются с ростом сложности проекта. Это объясняется оптимальной архитектурой FPGA, которую с успехом использует программный инструмент разработки Quartus II.В силу указанных преимуществ для реализации целей курсового проекта выбрано семейство микросхем FPGAфирмы Alteraи программный продукт QuartusII.2 Разработка быстродействующего однотактного устройства табличного типа для вычисления логарифма входного числа2.1 Разработка функциональной схемыФункция логарифма часто встречается в специализированных вычислителях. Например, при цифровой обработке сигналов логарифмическая шкала используется для сравнения уровней сигналов в децибелах, в простых алгоритмах сжатия сигналов, некоторых алгоритмах нелинейной обработки сигналов. В спецвычислителях выгодно вычислять функцию логарифма по основанию 2. Во-первых, если аргумент x — число с фиксированной точкой, то порядок логарифма на единицу меньше числа значащих цифр p, а мантисса может быть задана таблично.Во-вторых, значение логарифма по любому основанию может быть найдено путем умножения на величину, обратную двоичному логарифму требуемого основания.Для проекта выбрано вычисление двоичного логарифма чисел с фиксированной точкой с применением таблицы, поскольку в ПЛИС существенно проще выполнять именно операции с фиксированной точкой. Функциональная схема устройства приведена на рисунке 2.1.При одинаковой размерности дробной части с увеличением порядка на 1 объем таблицы возрастает вдвое. При выборе максимального размера порядка возможно использовать одну и ту же таблицу, выбирая значения мантиссы по адресам с учетом порядка, т.е. каждое 2-е, 4-е и т.д. значения.Рисунок 2.1 – Функциональная схема устройства2.2 РесурсыПЛИСCyclone IV E: EP4CE115F29C7Для реализации проекта предложено использовать микросхему FPGAфирмы AlteraCyclone IV E: EP4CE115F29C7, способную работать в диапазоне частот от 5 до 155.5 МГц .Микросхема выполнена в корпусе FBGA-780.Допускается использовать до 528 входов/выходов. Рабочий диапазон температур 0 – 850С.В составе микросхемы 114 480 логических элемента, способных выполнять логические функции 4 переменных и функции триггеров различных типов. Функциональная схема логического элемента приведена на рисунке 2.2.Рисунок 2.2 – Функциональная схема логического элементаВ составе микросхемы имеютя 8 блоков памяти М9К, объемом 8192 бита с поддержкой битов паритета.Блоки могут быть сконфигурирова как 8192х1, 4096х2, 2048х4, 1024х8, 1024х9, 512х16, 256х32, 256х36. Блоки памяти могут использоваться как одно- и двух портовые RAM, ROM, FIFO и регистры сдвига.В состав ПЛИС входят 266 умножителей 18х18 бит.2.3 Расчет таблицы мантиссДля формирования таблицы мантисс и загрузочного файла ROM воспользуемся средствами системы Матлаб.Для реализации проекта воспользуемся конфигурацией памяти 1024х8. Это позволит получить 8-ми битовую мантиссу. Точность представления мантиссы составит 1/256≈4∙10-3.Объем памяти 1 кбайт. Это при 8-ми разрядной дробной части входного числа позволит представить логарифмы от 1 до 8 с шагом 1.256.Составим программу формирования файла mif для загрузки ПЗУ.i1=4:2^-8:8-2^-8;x1=floor((log2(i1)-2)*2^8);s='log2.mif';h1=fopen(s,'wt');fprintf(h1,'%s\n','DEPTH = 1024;');fprintf(h1,'%s\n','WIDTH = 8;');fprintf(h1,'%s\n','ADDRESS_RADIX = HEX;');fprintf(h1,'%s\n','DATA_RADIX = HEX;');fprintf(h1,'%s\n','CONTENT');fprintf(h1,'%s\n','BEGIN');fori=1:length(x1)fprintf(h1,'%s\t',dec2hex((i-1),3));fprintf(h1,'%c\t',':');fprintf(h1,'%s;\n',dec2hex(x1(i),2));endfprintf(h1,'%s\n','END;');fclose('all');Файл log2.mif прилагается.2.4 Проектирование в среде Quartus IIРеализация начинается с создания нового проекта из меню File под руководством Менеджера проектов, в котором указывается рабочий директорий, имя проекта, файл верхней иерархии, тип микросхемы.Далее создается блок-схема средствами графического редактора из меню File (рисунок 2.3).Рисунок 2.3 – Создание блок-схемыЗатем на поле проекта создается блок-схема из библиотеки типовых элементов. Для создания ROM используем мегафункциюlpm_rom и указываем разрядность и объем памяти, имя загрузочного файла (рисунки 2.4 – 2.6).Рисунок 2.4 – lpm_romРисунок 2.5 – Параметры мегафункцииРисунок 2.6 – Загрузочный файлСхема вычислителя логарифма приведена на рисунке 2.7.Рисунок 2.7 – Блок-схема проектаПосле сохранения файла схемы необходимо откомпилировать проект. Указываем, что при моделировании будем использовать функциональный анализ (рисунок 2.8).Рисунок 2.8 – Функциональный анализПроцедура запуска компиляции проекта показана на рисунке 2.9.Рисунок 2.9 – Процедура запуска компиляции проектаЗатем создается файл моделирования (рисунки 2.10 – 2.12).Рисунок 2.10 – Выбор файла моделированияРисунок 2.11 – Задание набора сигналовРисуно 2.12 – Формирование входных сигналовДалее осуществляется симуляция проекта (рисунок 2.13).Рисунок 2.13 – Запуск симуляции проектаРезультаты симуляции приведены на рисунке 2.14.Рисунок 2.14 – Результат симуляцииАнализ временных диаграмм показывает, что устройство работтает согласно заложенному алгоритму.ЗаключениеРазработан проект быстродействующего однотактного устройства табличного типа для вычисления логарифма входного числа. Выполнено формирование таблицы логарифмов в системе Матлаб. Проведенная верификация проекта показала правильность принятых решений.